よくわからないFPGAのこととか

よくわからないFPGAとか回路とか数学とかについて

2020-07-12から1日間の記事一覧

遅延可変シフトレジスタ(VHDL)

VHDL

概要 遅延サイクルと幅を設定可能なシフトレジスタのVHDL版です。 FF生成は本モジュールをパラメーターを変えて使いまわすと楽そう。 ModelSimで動作確認、Vivado2018.1にて実装確認をしました。 Shift Register Module ソースコード shift_reg.vhd -- shift…

#FPGA #VHDL

遅延可変シフトレジスタ(Verilog)

verilog

概要 遅延サイクルと幅を設定可能なシフトレジスタです。 意外とネットに記述が見当たらないので作成しました。 FF生成は本モジュールをパラメーターを変えて使いまわすと楽そう。 Shift Register Module ModelSimで動作確認し、Quartus13.1にて実装確認を行…

#FPGA #Verilog

FPGAプロジェクト生成自動化とソースコード管理(Vivado編)

Vivado

概要 Vivadoを用いたFPGAのコード管理に関して記載します。 ソースコード（HDL、IP、BlockDesign,制約）を並べてバッチファイル(Windows）で自動生成する仕組みについて紹介します。 管理するファイルがソース関連だけになり、ある程度大規模なFPGAにおいて…

#FPGA #Vivado