FF（フリップフロップ）の構成と仕組みを考える

はじめにデジタル回路つくるとエッジでデータを保持するFFの恩恵はたくさん受ける。ただ「FFって何だろう？」と思うことがある。働き始めて数年、「FFってわかる？」みたいな質問を何回か受けたのだが、どんな回答を期待されてたのだろう。本を読んでも…

2020-07-22

FPGAのIODELAYの可変遅延を動作させてみる（Xilinx7シリーズ）

Vivado

はじめに ARTY評価ボード(Artix7)を用いてFPGAのIOに実装されている遅延タップを動かしてみる。 io_delay概要 IDELAYシンボルを使用すると、80ps単位で遅延をさせられるらしい。（リファレンスクロック：200MHZ）使い道はあったりなかったりだと思うが、と…

#FPGA #Xilinx

2020-07-18

可変アドレスデコーダ(Verilog)

verilog

概要入力ビット数と出力ビット数が可変できるアドレスデコーダ。出力ビット数は2^入力ビット数とする。アドレスデコーダを可変にする状況で使いまわせると思い作成。テクノロジーマッピングで意図したLUTの個数になっているかみてみた。(Cyclone3デバイス…

#FPGA #Verilog

2020-07-12

遅延可変シフトレジスタ(VHDL)

VHDL

概要遅延サイクルと幅を設定可能なシフトレジスタのVHDL版です。 FF生成は本モジュールをパラメーターを変えて使いまわすと楽そう。 ModelSimで動作確認、Vivado2018.1にて実装確認をしました。 Shift Register Module ソースコード shift_reg.vhd -- shift…

#FPGA #VHDL